数字电路 · 搭建、仿真与跟做

将本窗口拖到第二块屏幕，主窗口操作，副屏看步骤。器件库分为可折叠的“模拟”和“数字”；模拟区仍保留全部原有元件。

先做一次计数与显示实验

主窗口点“经典示例电路”→“十进制计数器与七段数码管”。
沿信号方向检查：数字时钟 → 十进制加法计数器 → BCD 七段驱动 → 七只 330Ω 限流电阻 → 共阴极数码管。Q0 对应最低位 D0。
单击时钟，在属性检查器确认频率 1000Hz。单击计数器确认上升沿、初值 0。
点击“运行仿真”。默认运行 9ms，数码管显示最后采样时刻的状态。示例会将示波器收起在底部，避免挡住电路；需要看波形时点击底部“—”展开，也可弹到第二屏。
拖动画布上方的“显示器件仿真回放”时间滑块，或点“回放”。0.5ms 后显示 1，此后每 1ms 加一；播放只回看已算出的结果，不是实时求解。点击“暂停”或“停止回放”后，LED 和数码管保留当前帧；仿真或回放结束保留最后一帧，不归零。改变显示颜色也保留当前数据。
单击数码管，在属性中选择红、黄、绿，再运行。将仿真停止时间改为 20m，可观察 9→0 的循环。
另一个示例“半加器与红绿 LED”默认 A=B=1，应为和 S=0（绿灯灭）、进位 C=1（红灯亮）。把 B 改为 0 并重新仿真，观察结果互换。

从空白画布搭建

展开“数字”，单击器件，再点击画布放置。逻辑输入和数字时钟位于“数字激励”。
从器件端口连接导线到另一个端口；默认分支从端口引出。手动 T 型接点仍可用。
添加 GND 并连接激励源的 GND。LED 的 A 为阳极、K 为阴极。共阴数码管 COM 接地，共阳 COM 接正电源；每段均串联限流电阻。
单击器件，在右侧属性检查器改参数；时钟输入以 Hz 为单位，仿真时间可用 m、u、n 后缀。推荐时钟 1kHz、步长 10u、停止时间 20m。
用电压探针观察关心的输出，运行瞬态仿真。示波器支持悬停读数、单击坐标标注、横/纵参考线、拖框放大、双击还原。
在工程中心保存；重新打开后，颜色、边沿、初值和接线会保留。显示亮灭需要重新仿真。

波形组合、拆分和数据总线

展开示波器，左侧直接显示波形名称。数字器件的完整数据总线默认自动组合，不需要先点击按钮；模拟信号不会仅因名称带数字而被合并。
计数器示例运行后，Q0～Q3 自动显示为 Q[3:0]，时钟单独保留。Q0=位0、Q1=位1、Q2=位2、Q3=位3，位0为最低位。无自定义标签时，按器件引脚位序组合并显示器件名称。
总线标签旁可切换 HEX（十六进制）、BIN（二进制）、DEC（无符号十进制）。悬停可读窄区间数值，放大可看清短暂状态。其他组合可点击“组合数据总线”，自行选择成员与位序。
理想器件默认≤2V 判0、≥3V 判1；74LS 总线自动使用 0.8V / 2V 阈值。两阈值之间或缺失数据显示 X，不推测高阻 Z。解码每个采样点，传播延迟产生的短暂状态也会保留。
点“拆开总线”恢复独立位波形，本次工程内重新仿真不会强制重新组合；刷新页面或打开另一工程恢复自动组合默认值。总线支持连续仿真刷新，仅用于瞬态电压波形。“一键组合／一键拆分”调整分窗；“拆开总线”拆出各位。

一直运行：连续仿真

在“运行仿真”旁将模式切换为“连续仿真”，再点击“运行仿真”。需选择瞬态分析，开始记录时间设为 0。
计数器持续计数，LED、数码管和波形随新结果更新，不会在原来的停止时间重新归零。状态栏显示算到的仿真时间，它不等于现实时间。
仿真参数中的“停止时间”在连续模式下用作滚动观察窗口，例如 9m 显示最近 9ms；最多保留最近 6000 个采样点。步长继续控制仿真精度。
点击工具栏“停止仿真”，保留波形、LED、数码管的最后状态。停止后可用“回放”查看最近保留的数据。
修改接线或元件电气参数后，连续仿真会停止；再次点运行从初始状态计算。移动标签、修改显示颜色不重启求解。AC/DC 分析请切回“单次仿真”。

关闭页面会释放连续仿真。连接中断、计算异常或服务器名额已满时，页面会提示原因。刷新波形保留分窗与标注，可以先停止再细看、测量。

多个探针怎样避免重叠

同一数字器件的多路探针自动采用阶梯式引出：后续支路沿对应导线多走一段，再转向探针，分支位置逐路错开。探针名称默认在上方居中，长名称自动避让；可拖动名称手工调整，在属性面板点“恢复自动避让”即可交回自动布局。手动 T 型接点、手动调整的线路仍保留。

器件与约定

类别	器件 / 操作
逻辑门	与、或、非、与非、或非、同或、异或、缓冲器。多输入门在属性中选择2/3/4输入；普通逻辑门可分别设置上升/下降传播延迟（默认1ns），第12、13章示例设为20ns。三态门 EN=0 时输出高阻，可接上拉电阻验证。
数字激励	逻辑输入支持固定0/1和序列模式；序列每项保持1µs，输入边沿与偏斜在属性中设置。第12、13章直接使用这些原有元件，不设专用教材门。
加法器	理想半加器 S/C；理想全加器 CI/S/CO。74LS160/161 是计数器，不是加法器。
存储	RS 为 EN 高电平锁存；S=R=1 输出不确定。JK、D、T 默认上升沿，可改下降沿；CLR 高电平异步清零。
选择 / 分配	2选1、4选1；1-2、1-4 数据分配器。S0 为最低选择位。
编码 / 译码	3-8 译码器默认高有效，可切换低有效；8-3 优先编码器 I7 优先，VALID 表示有有效输入。
计数	四位二进制加/减（0～15），四位十进制加/减（0～9）；支持使能、清零、初值、触发边沿。
显示	红/黄/绿 LED；共阴/共阳数码管及相配的理想驱动。LE=1 锁存，BI_N=0 消隐优先，LT_N=0 灯测；BCD 10～15 消隐。

理想逻辑为 0/5V，输入≤2V 判低、≥3V 判高，中间电平不确定。未接输入默认 0，EN/BI_N/LT_N 默认 1；用于正式实验时建议全部明确接线。输入与时钟上升沿应错开，避免在同一时刻改变数据和时钟。LED/每个数码管段采用理想 2V 压降、10Ω 导通电阻，外接限流电阻。

74LS160 / 74LS161 · VIP 内置行为模型

依据 TI SN74LS160A / SN74LS161A 数据手册编写，器件符号显示 DIP-16 引脚编号。芯片型号模型由 VIP 使用；理想数字器件继续开放给基础用户。

引脚	操作
16 VCC / 8 GND	接 5V / 地；本模型支持 4.75～5.25V。供电无效时输出高阻，内部计数清零。
1 CLR_N	低电平异步清零，优先级最高。正常计数时接高。
9 LOAD_N；3～6 A/B/C/D	LOAD_N=0，在下一个上升沿并行装入 DCBA，优先于使能。A 最低位。
7 ENP / 10 ENT / 2 CLK	ENP=ENT=1，CLK 上升沿加一。任一使能为 0 保持。
14/13/12/11 QA/QB/QC/QD；15 RCO	QA 最低位。RCO 用于级联：低位 RCO 接高位 ENT，所有时钟共用，ENP 接高。160 有效范围 0～9，161 为 0～15。

这是功能行为模型，不是厂家晶体管级模型。TTL 输入阈值 0.8/2V；输出近似 0.2/3.4V、50Ω；内部各逻辑级延迟 1ns，不代表芯片数据手册的传播延迟。未模拟建立/保持时间违规、温度、功耗与真实扇出。74LS160 只保证有效 BCD 状态；装入 10～15 后下一次有效计数归零属于本平台教学约定，不保证复现实物非法状态序列。适合验证计数、置数、清零、使能、级联功能。

同步 RAM / ROM 存储器

在“数字 → 存储器”中放置同步 RAM 或同步 ROM，选中器件后在属性中设置字数（2～1024）、每字位宽（1～32 bit）及触发边沿。默认 16 字 × 8 bit、上升沿；最大容量为 32768 bit（4 KiB）。地址线数量自动按字数计算，A0、D0、Q0 均为最低位。缩小容量或位宽前，请先断开将被移除的引脚。

引脚	行为
CLK	接数字时钟，以 2.5V 为时钟翻转阈值。仅在所选的上升沿或下降沿采样；仅改变地址或数据不会触发读写。
A0…	字地址，从 0 开始。非 2 的幂容量允许多余地址：同步读出 X，写入忽略。
D0…（RAM）	并行写入数据。CS=1、WE=1 时，在有效时钟沿采样地址和数据。
Q0…	同步读出寄存器，初始为 0。CS=1 且 RAM 的 WE=0 时，在有效时钟沿更新，两个有效沿之间保持。
CS / OE / WE	均为高有效。CS=0 禁止读写并关闭输出；OE=0 只关闭输出，仍可同步读取；RAM 的 WE=1 写入且关闭输出。关闭后为高阻态，可用上拉／下拉电阻验证。CS、OE 未接默认 1，其他输入未接默认 0。

RAM 可设置初始字（十进制），仿真开始时填充全部地址。ROM 内容从地址 0 顺序填写，以空格、逗号或换行分隔，支持十进制、0x 十六进制、0b 二进制，例如 0x12, 0x34, 0b1010, 255；未填写的地址补 0。修改属性后重新运行仿真，初值与内容会随工程保存。

时序参数单位为 ns：时钟至读出延迟 tCO（默认 20）、RAM 时钟至写入延迟 tWR（默认 10）、输出使能延迟 tEN 和关闭延迟 tDIS（默认均为 5）。读出延迟范围 0.002～1,000,000ns，RAM 写入延迟范围 1～999,998ns，输出使能／关闭延迟可为 0。模拟输出另有约 1ns 边沿。时钟周期须大于读出延迟及写入延迟 + 2ns，地址、数据与控制应在有效沿前稳定；本教学模型不模拟建立／保持时间违规、掉电保持或具体芯片电气极限。